Support Cours CONCEPTION DE CIRCUITS INTEGRES NUMERIQUES
Chapitre I
Introduction aux semi-conducteurs
1.1. Introduction
1.2. Évolution des circuits intégrés
1.3. Semi-conducteurs
1.3.1. Semi-conducteur intrinsèque
1.3.2.- Semi-conducteur de type N
1.3.3. Semi-conducteur de type P
1.3.4. Jonction PN – Diode à jonction
1.3.5. Capacité MOS
1.3.6. Transistor MOS
Chapitre II
Logique combinatoire et logique séquentielle
2.1. Introduction
2.2. Logique combinatoire
2.3. Logique séquentielle
Chapitre III
L'inverseur de base en technologie CMOS
3.1 Introduction
3.2. Points caractéristiques
- Point 
- Point 
- Point 
3.3. Niveaux logiques
Chapitre IV
Fabrication de l'inverseur CMOS
4.1. Introduction
4.2. Fabrication des tranches de Silicium
4.3. Etape 1 : Réalisation du caisson N
a. Masquage de la résine
b. Développement de la résine
c. Gravure de la Silice
d. Implantation ionique de Phosphore
4.4. Etape 2 : Préparation des zones actives
a. Dépôt et gravure du nitrure de Silicium
b. Croissance de l'oxyde de champ
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4.5. Etape 3 : Réalisation des grilles
a. Croissance de l'oxyde mince
b. Dépôt et gravure du polysilicium
c. Gravure de l'oxyde mince
4.6. Etape 4 : Dopage des zones actives
a. Masquage et développement de la résine pour les zones P+
b. Réalisation des zones P+
c. Réalisation des zones N+
4.7. Etape 5 : Réalisation des via de contact
a. Dépôt de Silice
b. Planéarisation
c. Gravure de la Silice
4.8. Etape 6 : Réalisation des connexions en métal 1
a. Dépôt du métal 1
b. Gravure du métal 1
4.9. Etape 7 : Réalisation des via métal 1 – métal 2
4.10. Etape 8 : Réalisation des contacts en métal 2
4.11. Finition du circuit
a. Réalisation des couches d'interconnexions métalliques suivantes
b. Passivation du circuit
c. Réalisation des plots de connexion
d. Tests des circuits
e. Découpage de la tranche
f. Montage en boîtier et marquage des circuits
Chapitre V
Circuits digitaux
5.1. Introduction
5.2. Inverseur CMOS de base
5.3. CMOS NAND à deux entrées
54. Fan In
5.5. L'antenne Yagi
5.6. Portes non inverseuses
a. Buffer
b. Porte AND à deux entrées
c. Porte AOI (And Or Invert)
d. Porte OAI (Or And Invert)
5.7. Fan Out
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Chapitre VI
Applications
6.1. Exemple 1
6.2. Exemple 2
6.3. Exemple 3
6.4. Exemple 4
7. Références bibliographiques

Depuis une cinquantaine d'années, l'évolution de la complexité des circuits intégrés double tous les dix-huit mois (loi de Moore). Cette évolution exponentielle a permis de réaliser, de manière monolithique, des organes électroniques de plus en plus complexes.
Le principal moteur de cette évolution réside dans la diminution régulière de la taille des motifs de dessin des circuits intégrés. Partis de quelques dizaines de microns dans les années 1960, ceux-ci sont maintenant inférieurs à 10 nm, et tout montre que cette évolution n'est pas terminée.
Les experts de l'industrie microélectronique, réunis au sein d'une organisation appelée SIA (Semiconductor Industry Association), publient régulièrement des prédictions (appelées ITRS pour International Technology Roadmap for Semiconductors) qui s'avèrent systématiquement sous-évaluées pour un futur qui dépasse trois ans, c'est-à-dire l'horizon de leurs recherches.